作品介紹

Verilog


作者:林灶生     整理日期:2022-10-06 20:45:15


  除講述基本的設(shè)計(jì)技巧外,還深入介紹了多模塊整合設(shè)計(jì)技術(shù),適合各層次設(shè)計(jì)者參考使用。內(nèi)容包括:數(shù)字邏輯設(shè)計(jì)與Verilog發(fā)展歷史,Veril og設(shè)計(jì)風(fēng)格與概念,Verilog設(shè)計(jì)結(jié)構(gòu),門級(jí)描述,數(shù)據(jù)流建模,行為描述,函數(shù)及任務(wù),UDP邏輯電路與狀態(tài)機(jī),Verilog程序設(shè)計(jì)技巧,電路延時(shí)時(shí)序的設(shè)定及實(shí)用專題設(shè)計(jì)范例等。
本書適于大專院校電子類及計(jì)算機(jī)工程類本科及研究生,以及相關(guān)領(lǐng)域的工程設(shè)計(jì)人員使用。





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